增加专业课

STZMYSH · Oct 31, 2019 · bae661d · bae661d
1 parent c80ca89
commit bae661d
Show file tree

Hide file tree

Showing 2,247 changed files with 89,875 additions and 0 deletions.
diff --git a/2.基础教育/计算机科学与技术/基础物理实验/基础物理实验绪论1-2016春季简版20160222.pptx b/2.基础教育/计算机科学与技术/基础物理实验/基础物理实验绪论1-2016春季简版20160222.pptx
diff --git a/2.基础教育/计算机科学与技术/基础物理实验/基础物理实验绪论2-2016春季简版20160303.pptx b/2.基础教育/计算机科学与技术/基础物理实验/基础物理实验绪论2-2016春季简版20160303.pptx
diff --git a/2.基础教育/计算机科学与技术/基础物理实验/数据处理作业201603.pdf b/2.基础教育/计算机科学与技术/基础物理实验/数据处理作业201603.pdf
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/01-二进制+From+Zero+to+One+1.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/01-二进制+From+Zero+to+One+1.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/01-二进制+From+Zero+to+One+2.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/01-二进制+From+Zero+to+One+2.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+1.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+1.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+2.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+2.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+3.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+3.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+4.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/02-组合逻辑设计+Combinational+Logic+Design+4.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+1.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+1.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+2.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+2.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+3.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/03-时序逻辑设计+Synchronous+Sequential+Logic+3.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/04-硬件描述语言+HDL.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/04-硬件描述语言+HDL.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+1.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+1.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+2.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+2.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+3.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/05-数字模块+3.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/08-Design+at+the+Register+Transfer+Level.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/08-Design+at+the+Register+Transfer+Level.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/09-Asynchronous+Sequential+Logic.pptx b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/09-Asynchronous+Sequential+Logic.pptx
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/2016《数字逻辑与部件设计》期末练习卷%2B答案.pdf b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/2016《数字逻辑与部件设计》期末练习卷%2B答案.pdf
diff --git a/.../计算机科学与技术/专业必修/数字逻辑与部件设计/Digital Design and Computer Architecture,Exercises Solutions.pdf b/.../计算机科学与技术/专业必修/数字逻辑与部件设计/Digital Design and Computer Architecture,Exercises Solutions.pdf
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/期中考试.txt b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计/期中考试.txt
@@ -0,0 +1,18 @@
+ʱ�䣺2016��11��9�գ�������13:30-15:10
+
+�ص㣺Z2208A���Ͽν��ң�
+
+��ʽ������������ֹʹ���ֻ������ԣ�
+
+��Χ�������� + ����߼� + Ӳ���������ԣ�����߼����֣�
+
+
+
+
+ʱ�䣺2017��1��3�� 9��00��11��00
+
+�ص㣺Z2102
+
+��ʽ������������ֹʹ���ֻ��͵��Եȵ����豸
+
+��Χ������߼�+ʱ���߼�+Verilog
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Nexys4DDR4.xdc b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Nexys4DDR4.xdc
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/001.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/001.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/002.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/002.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/003.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/003.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/004.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/004.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/005.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/005.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/006.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/006.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/007.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/007.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/008.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/008.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/009.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/009.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/010.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/010.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/011.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/011.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/012.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/012.PDF
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/013.PDF b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/013.PDF
diff --git a/...m.dir/test1_Detect101_behav/xsimcrash.log → .../Verilog HDL硬件描述语言/VERILOG HDL硬件描述语言 .TXT b/...m.dir/test1_Detect101_behav/xsimcrash.log → .../Verilog HDL硬件描述语言/VERILOG HDL硬件描述语言 .TXT
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/内容简介.TXT b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/内容简介.TXT
@@ -0,0 +1 @@
+    �����Ҫ������VerilogӲ���������ԵĻ���֪ʶ���������ԵĻ������ݺͻ����ṹ ���Լ����ø������ڸ��ֲ���϶�����ϵͳ�Ľ�ģ�����������о��˴���ʵ�������������������Ա����ͽ�ģ��������ʵ������ϵͳ���Ҳ���а�����������Verilog HDL�ĳ�����������������Ϊ����������ӡ��������Կص�רҵ��ؿγ̵Ľ̲ģ�Ҳ�ɹ��йصĿ�����Ա��Ϊ�ο��顣 
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/目录.TXT b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog+HDL硬件描述语言/Verilog HDL硬件描述语言/目录.TXT
@@ -0,0 +1,189 @@
+Ŀ      ¼
+������
+ǰ��
+��1��   ���	1
+1.1   ʲô��Verilog HDL��	1
+1.2   ��ʷ	1
+1.3   ��Ҫ����	1
+��2��   HDLָ��	4
+2.1   ģ��	4
+2.2   ʱ��	5
+2.3   ������������ʽ	5
+2.4   ��Ϊ������ʽ	6
+2.5   �ṹ��������ʽ	8
+2.6   ������������ʽ	9
+2.7   ���ģ��	10
+��3��   Verilog����Ҫ��	14
+3.1   ��ʶ��	14
+3.2   ע��	14
+3.3   ��ʽ	14
+3.4   ϵͳ����ͺ���	15
+3.5   ����ָ��	15
+3.5.1   `define��`undef	15
+3.5.2   `ifdef��`else ��`endif	16
+3.5.3   `default_nettype	16
+3.5.4   `include	16
+3.5.5   `resetall	16
+3.5.6   `timescale	16
+3.5.7   `unconnected_drive��
+           `nounconnected_drive	18
+3.5.8   `celldefine �� `endcelldefine	18
+3.6   ֵ����	18
+3.6.1   ������	18
+3.6.2   ʵ��	19
+3.6.3   �ַ���	20
+3.7   ��������	20
+3.7.1   ��������	20
+3.7.2   δ˵��������	23
+3.7.3   �����ͱ�������	23
+3.7.4   �Ĵ�������	23
+3.8   ����	26
+��4��   ����ʽ	28
+4.1   ������	28
+4.1.1   ����	28
+4.1.2   ����	29
+4.1.3   ����	29
+4.1.4   �Ĵ���	29
+4.1.5   λѡ��	29
+4.1.6   ����ѡ��	29
+4.1.7   �洢����Ԫ	30
+4.1.8   ��������	30
+4.2   ������	30
+4.2.1   ����������	31
+4.2.2   ��ϵ������	33
+4.2.3   ��ȹ�ϵ������	33
+4.2.4   �߼�������	34
+4.2.5   ��λ������	35
+4.2.6   ��Լ������	36
+4.2.7   ��λ������	36
+4.2.8   ����������	37
+4.2.9   ���Ӻ͸��Ʋ���	37
+4.3   ����ʽ����	38
+��5��   �ŵ�ƽģ�ͻ�	39
+5.1   ���û�����	39
+5.2   ��������	39
+5.3   �������	41
+5.4   ��̬��	41
+5.5   ��������������	42
+5.6   MOS����	42
+5.7   ˫�򿪹�	44
+5.8   ��ʱ��	44
+5.9   ʵ������	45
+5.10   ��ʽ����	45
+5.11   ��ʾ��	46
+5.12   2-4����������	46
+5.13   ���Ӵ���������	47
+5.14   ��ż��·	47
+��6��   �û������ԭ��	49
+6.1   UDP�Ķ���	49
+6.2   ��ϵ�·UDP	49
+6.3   ʱ���·UDP	50
+6.3.1   ��ʼ��״̬�Ĵ���	50
+6.3.2   ��ƽ������ʱ���·UDP	50
+6.3.3   ���ش�����ʱ���·UDP	51
+6.3.4   ���ش����͵�ƽ�����Ļ����Ϊ	51
+6.4   ��һʵ��	52
+6.5   �������	52
+��7��   ������ģ�ͻ�	54
+7.1   ������ֵ���	54
+7.2   ����	55
+7.3   ����˵����ֵ	55
+7.4   ʱ��	55
+7.5   ����ʱ��	57
+7.6   ����	57
+7.6.1   ���Ӵ�����	57
+7.6.2   ��ֵ�Ƚ���	58
+��8��   ��Ϊ��ģ	59
+8.1   ���̽ṹ	59
+8.1.1   initial ���	59
+8.1.2   always���	61
+8.1.3   ���������ģ���е�ʹ��	62
+8.2   ʱ�����	63
+8.2.1   ʱ�ӿ���	63
+8.2.2   �¼�����	64
+8.3   ����	65
+8.3.1   ˳������	66
+8.3.2   ��������	67
+8.4   �����Ը�ֵ	68
+8.4.1   ����ڲ�ʱ��	69
+8.4.2   �����Թ��̸�ֵ	70
+8.4.3   �������Թ��̸�ֵ	71
+8.4.4   ������ֵ����̸�ֵ�ıȽ�	72
+8.5   if ���	73
+8.6   case���	74
+8.7   ѭ�����	76
+8.7.1   forever ѭ�����	76
+8.7.2   repeat ѭ�����	76
+8.7.3   while ѭ�����	77
+8.7.4   for ѭ�����	77
+8.8   ������������ֵ	78
+8.8.1   ��ֵ�����¸�ֵ	78
+8.8.2   force��release	79
+8.9   ����Э��ʵ��	80
+��9��   �ṹ��ģ	83
+9.1   ģ��	83
+9.2   �˿�	83
+9.3   ģ��ʵ�����	83
+9.3.1   ���ն˿�	84
+9.3.2   ��ͬ�Ķ˿ڳ���	85
+9.3.3   ģ�����ֵ	85
+9.4   �ⲿ�˿�	87
+9.5   ����	89
+��10��   ��������	91
+10.1   ����	91
+10.1.1   ������	91
+10.1.2   �������	92
+10.2   ����	93
+10.2.1   ����˵������	93
+10.2.2   ��������	94
+10.3   ϵͳ�����ϵͳ����	95
+10.3.1   ��ʾ����	95
+10.3.2   �ļ�����/�������	97
+10.3.3   ʱ��������	99
+10.3.4   ģ���������	99
+10.3.5   ��ʱУ������	100
+10.3.6   ģ��ʱ�亯��	101
+10.3.7   �任����	102
+10.3.8   ���ʷֲ�����	102
+10.4   ��ֹ���	103
+10.5   �����¼�	104
+10.6   �ṹ������ʽ����Ϊ������ʽ��
+          ���ʹ��	106
+10.7   ���·����	107
+10.8   ��������ͺ���	108
+10.9   ֵ��ת���ļ�	110
+10.9.1   ����	111
+10.9.2   VCD�ļ���ʽ	112
+10.10   ָ�������	113
+10.11   ǿ��	114
+10.11.1   ����ǿ��	114
+10.11.2   ���ǿ��	115
+10.12   ����״̬	116
+��11��   ��֤	118
+11.1   ��д������֤����	118
+11.2   ���β���	118
+11.2.1   ֵ����	118
+11.2.2   �ظ�ģʽ	119
+11.3   ������֤����ʵ��	123
+11.3.1   ������	123
+11.3.2   ������	124
+11.4   ���ı��ļ��ж�ȡ����	126
+11.5   ���ı��ļ���д������	127
+11.6   ����ʵ��	128
+11.6.1   ʱ�ӷ�Ƶ��	128
+11.6.2   �׳����	130
+11.6.3   ʱ������	132
+��12��   ��ģʵ��	136
+12.1   ��Ԫ����ģ	136
+12.2   ��ģ�Ĳ�ͬ��ʽ	138
+12.3   ʱ�ӽ�ģ	139
+12.4   ����������ģ	141
+12.5   ͬ��ʱ���߼���ģ	142
+12.6   ͨ����λ�Ĵ���	145
+12.7   ״̬����ģ	145
+12.8   ����״̬��	147
+12.9   Moore����״̬����ģ	150
+12.10   Mealy������״̬����ģ	151
+12.11   �򻯵�21�����	153
+��¼   �﷨�ο�	157
+�ο�����	172
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog教程1.ppt b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/Verilog教程1.ppt
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/clkdiv2.v b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/clkdiv2.v
@@ -0,0 +1,36 @@
+`timescale 1ns / 1ps
+//////////////////////////////////////////////////////////////////////////////////
+// Company: 
+// Engineer: 
+// 
+// Create Date: 2016/11/08 09:54:05
+// Design Name: 
+// Module Name: clkdiv
+// Project Name: 
+// Target Devices: 
+// Tool Versions: 
+// Description: 
+// 
+// Dependencies: 
+// 
+// Revision:
+// Revision 0.01 - File Created
+// Additional Comments:
+// 
+//////////////////////////////////////////////////////////////////////////////////
+
+
+module clkdiv(
+    input mclk,
+   // input clr,
+    output clka
+  //  output clkb
+    );
+    reg [28:0]q;
+    always@(posedge mclk)
+    begin
+       q<=q+1;
+    end
+    assign clka=q[26];
+ //   assign clkb=q[24];          
+endmodule
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/clkdiv_ex5.v b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/clkdiv_ex5.v
@@ -0,0 +1,41 @@
+`timescale 1ns / 1ps
+//////////////////////////////////////////////////////////////////////////////////
+// Company: 
+// Engineer: 
+// 
+// Create Date: 2016/11/08 09:54:05
+// Design Name: 
+// Module Name: clkdiv
+// Project Name: 
+// Target Devices: 
+// Tool Versions: 
+// Description: 
+// 
+// Dependencies: 
+// 
+// Revision:
+// Revision 0.01 - File Created
+// Additional Comments:
+// 
+//////////////////////////////////////////////////////////////////////////////////
+
+
+module clkdiv(
+    input mclk,
+   // input clr,
+    output clk190,
+    output clk48,
+    output clk1_4hz
+    );
+    reg [27:0]q;
+    always@(posedge mclk)
+  //  begin
+   // if(!clr)
+   //      q<=0;
+  //  else
+         q<=q+1;
+  //  end
+    assign clk190=q[18];//190hz
+    assign clk48=q[20];//47.7 
+    assign clk1_4hz=q[24];         
+endmodule
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.cache/wt/java_command_handlers.wdf b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.cache/wt/java_command_handlers.wdf
@@ -0,0 +1,5 @@
+version:1
+70726f6a656374:706c616e5f61686561645f75736167655c6a6176615f636f6d6d616e645f68616e646c657273:636c6f736570726f6a656374:2d31:00:00
+70726f6a656374:706c616e5f61686561645f75736167655c6a6176615f636f6d6d616e645f68616e646c657273:72756e696d706c656d656e746174696f6e:30:00:00
+70726f6a656374:706c616e5f61686561645f75736167655c6a6176615f636f6d6d616e645f68616e646c657273:72756e73796e746865736973:30:00:00
+eof:3236973191
diff --git a/.../实验/代码示例/Top1/Top1.cache/wt/synthesis.wdf → ...roject_1/project_1.cache/wt/synthesis.wdf b/.../实验/代码示例/Top1/Top1.cache/wt/synthesis.wdf → ...roject_1/project_1.cache/wt/synthesis.wdf
diff --git a/...SegmentLED.cache/wt/synthesis_details.wdf → .../project_1.cache/wt/synthesis_details.wdf b/...SegmentLED.cache/wt/synthesis_details.wdf → .../project_1.cache/wt/synthesis_details.wdf
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.cache/wt/webtalk_pa.xml b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.cache/wt/webtalk_pa.xml
@@ -0,0 +1,31 @@
+<?xml version="1.0" encoding="UTF-8" ?>
+<document>
+<!--The data in this file is primarily intended for consumption by Xilinx tools.
+The structure and the elements are likely to change over the next few releases.
+This means code written to parse this file will need to be revisited each subsequent release.-->
+<application name="pa" timeStamp="Wed Mar 07 22:44:49 2018">
+<section name="Project Information" visible="false">
+<property name="ProjectID" value="11e1a3a08a7e474c8cf180b24328415c" type="ProjectID"/>
+<property name="ProjectIteration" value="18" type="ProjectIteration"/>
+</section>
+<section name="PlanAhead Usage" visible="true">
+<item name="Project Data">
+<property name="SrcSetCount" value="1" type="SrcSetCount"/>
+<property name="ConstraintSetCount" value="1" type="ConstraintSetCount"/>
+<property name="DesignMode" value="RTL" type="DesignMode"/>
+<property name="SynthesisStrategy" value="Vivado Synthesis Defaults" type="SynthesisStrategy"/>
+<property name="ImplStrategy" value="Vivado Implementation Defaults" type="ImplStrategy"/>
+</item>
+<item name="Java Command Handlers">
+<property name="CloseProject" value="-1" type="JavaHandler"/>
+<property name="RunImplementation" value="0" type="JavaHandler"/>
+<property name="RunSynthesis" value="0" type="JavaHandler"/>
+</item>
+<item name="Other">
+<property name="GuiMode" value="51" type="GuiMode"/>
+<property name="BatchMode" value="0" type="BatchMode"/>
+<property name="TclMode" value="40" type="TclMode"/>
+</item>
+</section>
+</application>
+</document>
diff --git a/...ile/Detect101/Detect101.cache/wt/xsim.wdf → ...ab1/project_1/project_1.cache/wt/xsim.wdf b/...ile/Detect101/Detect101.cache/wt/xsim.wdf → ...ab1/project_1/project_1.cache/wt/xsim.wdf
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/hw_1/hw.xml b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/hw_1/hw.xml
@@ -0,0 +1,15 @@
+<?xml version="1.0" encoding="UTF-8"?>
+<!-- Product Version: Vivado v2015.2 (64-bit)                     -->
+<!--                                                              -->
+<!-- Copyright 1986-2015 Xilinx, Inc. All Rights Reserved.        -->
+
+<hwsession version="1" minor="1">
+  <device name="xc7a100t_0" gui_info=""/>
+  <ObjectList object_type="hw_device" gui_info="">
+    <Object name="xc7a100t_0" gui_info="">
+      <Properties Property="PROBES.FILE" value=""/>
+      <Properties Property="PROGRAM.HW_BITSTREAM" value="$_project_name_.runs/impl_1/lab1.bit"/>
+    </Object>
+  </ObjectList>
+  <probeset name="hw project" active="false"/>
+</hwsession>
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/project_1.lpr b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/project_1.lpr
@@ -0,0 +1,8 @@
+<?xml version="1.0" encoding="UTF-8"?>
+<!-- Product Version: Vivado v2015.2 (64-bit)                     -->
+<!--                                                              -->
+<!-- Copyright 1986-2015 Xilinx, Inc. All Rights Reserved.        -->
+
+<labtools version="1" minor="0">
+  <HWSession Dir="hw_1" File="hw.xml"/>
+</labtools>
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/webtalk/.xsim_webtallk.info b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/webtalk/.xsim_webtallk.info
@@ -0,0 +1,5 @@
+1481369910
+0
+8
+0
+b1153f3a-818b-4d39-9b5d-f1042b0145cc
diff --git a/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/webtalk/labtool_webtalk.log b/3.专业教育/计算机科学与技术/专业必修/数字逻辑与部件设计实验/lab1/project_1/project_1.hw/webtalk/labtool_webtalk.log
@@ -0,0 +1,12 @@
+
+****** Webtalk v2015.2 (64-bit)
+  **** SW Build 1266856 on Fri Jun 26 16:35:25 MDT 2015
+  **** IP Build 1264090 on Wed Jun 24 14:22:01 MDT 2015
+    ** Copyright 1986-2015 Xilinx, Inc. All Rights Reserved.
+
+source C:/Users/Administrator/Desktop/study/shuluolab/lab1/project_1/project_1.hw/webtalk/labtool_webtalk.tcl -notrace
+
+    while executing
+"webtalk_transmit -clientid 485592496 -regid "" -xml C:/Users/Administrator/Desktop/study/shuluolab/lab1/project_1/project_1.hw/webtalk/usage_statistic..."
+    (file "C:/Users/Administrator/Desktop/study/shuluolab/lab1/project_1/project_1.hw/webtalk/labtool_webtalk.tcl" line 26)
+INFO: [Common 17-206] Exiting Webtalk at Sat Dec 10 19:38:36 2016...
Original file line number	Diff line number	Diff line change
		@@ -0,0 +1 @@
		��Ҫ��VerilogӲ��ԵĻ��֪ʶ��ԵĻ��ݺͻ��ṹ ��Լ��ø��ڸ��ֲ��϶��ϵͳ�Ľ�ģ��о��˴��ʵ��Ա��ͽ�ģ��ʵ��ϵͳ��Ҳ��а��Verilog HDL�ĳ��Ϊ��ӡ��Կص�רҵ��ؿγ̵Ľ̲ģ�Ҳ�ɹ��йصĿ��Ա��Ϊ�ο��顣
Original file line number	Diff line number	Diff line change
		@@ -0,0 +1,5 @@
		1481369910
		0
		8
		0
		b1153f3a-818b-4d39-9b5d-f1042b0145cc