FPGA上六级流水线MIPS微系统的设计与实现
2022年第六届“龙芯杯”全国大学生计算机系统能力培养大赛参赛作品（MIPS团体赛赛道）
哈尔滨工业大学（深圳）3队，摸鱼专业户队
本项目使用Verilog语言实现了一个单发射六级流水处理器，具有以下主要特点：
- 将经典五级流水线的取指级拆分为取指请求、取指缓存两级，使取指与执行解耦合，充分预取指令以提升性能；
- 实现了自陷、特权指令以及CP0寄存器，并支持中断、地址错、系统调用、保留指令、整型溢出等常见中断例外；
- Cache采用二路组相联设计，并使用伪LRU替换策略以及VIPT；
- 测试集性能分为龙芯gs132处理器的5.32倍，IPC为其3.368倍，能正确运行记忆游戏、清华大学监控程序。
相关文档如下：
该作品最终获得全国总决赛三等奖，其工程环境构建可参考比赛发布包。
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documents
- design.pdf：设计文档
- presentation.pdf：决赛答辩ppt转换而来的pdf
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final_test：存放决赛指令集答题所修改的代码
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ip：存放需要使用到的IP核
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src：存放参赛作品源代码
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.gitattributes：git配置文件
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LICENSE：MIT开源许可证
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README.md：本文档
